時鐘振蕩器作為頻率合成鎖相環(huán)的參考信號源，廣泛應用于各種射頻系統(tǒng)的本地振蕩器、時鐘發(fā)生電路和通信同步電路(見圖1)。 

 

本地振蕩器通過鎖相環(huán)路倍頻，產生射頻混頻電路所需要的本振驅動信號。參考時鐘振蕩器的頻率準確度和穩(wěn)定度決定了本振信號和射頻收發(fā)器工作頻率的準確度和穩(wěn)定度。對頻率精度要求不高的射頻系統(tǒng)使用射頻芯片內置振蕩器電路與外接石英晶體諧振器組成參考時鐘振蕩器，這可以達到10-4~10-5的頻率精度。對頻率誤差和環(huán)境穩(wěn)定性要求更高的射頻通信系統(tǒng)需要獨立的溫補振蕩器(TCXO)或頻率可以微調的牽引溫補振蕩器(VC-TCXO)來達到10-6~10-7精度等級。恒溫振蕩器(OCXO)隔離了外部溫度對振蕩器的影響，使頻率精度達到了10-8~10-9，能滿足無線基站和高容量光纖傳輸網絡節(jié)點的時間和頻率基準要求。

圖1：時鐘振蕩器在射頻系統(tǒng)中的應用

 

射頻系統(tǒng)的時鐘發(fā)生電路可提供數(shù)模和模數(shù)轉換電路的取樣時鐘、基帶數(shù)字信號處理器時鐘、串行數(shù)據和時鐘恢復電路的本地時鐘。作為時鐘發(fā)生電路的參考源，時鐘振蕩器的相位噪聲和抖動性能，對模數(shù)信號轉換的信噪比和數(shù)據傳輸誤碼率和恢復時鐘的抖動都有重要影響。 

 

射頻系統(tǒng)的通信同步和抖動清除電路也是時鐘振蕩器的重要應用。經過無線或有線信號傳輸和時鐘恢復過程，受信道噪聲的影響，系統(tǒng)時鐘的相位噪聲和抖動會增加。抖動清除電路應用窄帶鎖相環(huán)路和具有低相位噪聲特性的牽引振蕩器(VCXO)對系統(tǒng)時鐘相位噪聲進行過濾，可獲得低抖動的時鐘輸出。 

 

全硅MEMS時鐘振蕩器的頻率穩(wěn)定性和相位噪聲性能在最近幾年取得了突破性的進展。MEMS振蕩器也展現(xiàn)了優(yōu)異的環(huán)境穩(wěn)定性(全溫度、沖擊、振動、電磁干擾、電源噪聲)和器件可靠性。 在架構上，全硅MEMS時鐘振蕩器結合了固定頻率的MEMS諧振器和提供溫度補償和頻率合成功能的、具有高分辨率的、分數(shù)N鎖相環(huán)電路?；谶@一架構已經開發(fā)出各種不同類別的時鐘振蕩器—從單端和差分信號輸出的標準振蕩器、TCXO、VC-TCXO、VCXO到數(shù)字控制振蕩器(DCXO)。 

 

本文介紹基于MEMS的DCXO和傳統(tǒng)牽引振蕩器在抖動清除和通信同步鎖相環(huán)路應用中的比較。并以實例說明如何應用高性能DCXO和FPGA來設計一個簡潔的、全數(shù)字化的抖動清除鎖相環(huán)電路。 

 

振蕩器可通過直接牽引頻率或使用高分辨率鎖相環(huán)調整頻率來實現(xiàn)頻率控制。直接牽引頻率的VCXO用調整變容二極管電壓來改變諧振電路電容，而直接牽引頻率的DCXO通過可編程開關切換不同的諧振電容。使用石英晶體諧振器的VCXO直接牽引頻率調整可以保持低相位噪聲，但牽引范圍被限制在約±200ppm。當系統(tǒng)應用需要更寬的頻率牽引范圍和與晶體振蕩器相近的低噪聲特性時，用戶更傾向于選擇基于鎖相環(huán)的MEMS控制振蕩器架構，因為它們可以提供高達±1600ppm的牽引范圍。 

 

基于鎖相環(huán)的MEMS VCXO內部電路包括一個模數(shù)轉換器，將輸入電壓轉換成數(shù)字信號，并驅動一個分數(shù)N鎖相環(huán)來調節(jié)輸出頻率。該架構在牽引范圍和VCO增益(Kv)的線性度都優(yōu)于直接牽引方式?；谧內荻O管的VCXO的VCO增益線性度僅為10％，而鎖相環(huán)頻率牽引的線性度可以達到0.1% 至1.0%。良好的線性度使得鎖相環(huán)路設計簡化并在整個工作范圍內更加穩(wěn)定。 

 

然而，增加鎖相環(huán)VCXO牽引范圍通常會增加振蕩器輸出的相位噪聲，這是設計人員不愿意增加牽引范圍的一個原因。DCXO可以解決這個問題。DCXO可以接收數(shù)字化的頻率牽引信號，并直接驅動DCXO內部全數(shù)字化的鎖相環(huán)反饋分頻器及調制器，不需要經過模數(shù)轉換器，從而清除了近載波相位噪聲的一個來源。 

 

DCXO可以做到在增加頻率牽引范圍而不增加近載波相位噪聲，并具有優(yōu)于1%非常線性的增益響應，這可與最好的VCXO相媲美。DCXO提供許多可編程參數(shù)，因此，設計人員可以有更多Kv、輸出頻率、牽引范圍參數(shù)的選擇。 

 

 

DCXO在實際運行環(huán)境下可用的絕對頻率牽引范圍(APR)是由振蕩器電路的牽引范圍，頻率穩(wěn)定性和長期老化特性所決定的。例如，一個±150ppm牽引范圍，頻率穩(wěn)定性±10ppm和老化特性 ±5ppm的DCXO將有±135ppm的APR。如果振蕩器的頻率穩(wěn)定性等級降到±50ppm， 則可用頻率范圍APR也減少到±95ppm。在滿足系統(tǒng)規(guī)格前提下，設計人員可能需要考慮在所需振蕩器穩(wěn)定性和器件成本之間的權衡。

圖2：頻率分辨率量化引起的相位噪聲，DCXO 10 MHz輸出，頻率更新速率每秒25000次

應用DCXO的數(shù)字鎖相環(huán)路設計需要選擇合適的頻率分辨率、頻率更新速率和更新延遲，以盡量減少頻率更新引起的量化相位噪聲。通過提高頻率更新速率和頻率分辨率，量化噪聲可以降至振蕩器本征相位噪聲水平以下。圖2是不同頻率分辨率調整下的10MHz DCXO相位噪聲, 頻率更新速率每秒25,000次。圖中數(shù)據顯示，如果DCXO頻率調整的分辨率高于10ppb，頻率更新引入的量化噪聲可降至低于振蕩器本征相位噪聲的水平，使得頻率調整不會影響性能。頻率更新速率也是非常重要的設計參數(shù)，因為更新速率太低會導致DCXO在相對長的時間累積較大的頻率相位誤差，從而導致較大的頻率調整數(shù)值和增加量化相位噪聲。但是，對于一個能以1ppb分辨率調整的DCXO，即使是低至每秒2,500次的更新速率，也足以確保量化噪聲不影響振蕩器的性能(見圖3)。

圖3：頻率更新速率對近載波相位噪聲的影響，DCXO頻率分辨率1 ppb

 

 

應用于抖動清除鎖相環(huán)路的DCXO應具有足夠高的頻率更新速率，極高的頻率分辨率，低相位噪聲性能和適合系統(tǒng)要求的頻率牽引范圍。圖4是一個基于DCXO和FPGA的全數(shù)字鎖相環(huán)路125MHz時鐘的抖動清除電路。該設計選擇的SiT3907 DCXO可以提供最高每秒25,000次的頻率更新速率，1ppb的高頻率分辨率，小于1 ps RMS(12kHz~20MHz)的積分相位抖動特性和最高達±1600ppm的線性牽引范圍。全數(shù)字鎖相環(huán)電路包括輸入時鐘分頻器，相位累加器、環(huán)路濾波器，環(huán)路狀態(tài)控制電路，可選的CIC濾波器，以及驅動DCXO芯片的串行通信接口。

圖4：基于DCXO和ADPLL的抖動清除電路框圖

 

相位累加器是一個啟停計數(shù)器，由反饋的DCXO時鐘驅動。計數(shù)器周期的啟動和結束由輸入時鐘分頻脈沖觸發(fā)。輸入時鐘預分頻值N決定了相位累加器的采樣率。 

 

環(huán)路濾波器需要保持低帶寬，一般不大于相位累加器采樣率的十分之一。環(huán)路狀態(tài)控制電路在檢測到鎖定狀態(tài)之后可降低環(huán)路增益，進一步提高噪聲抑制能力。 

 

圖4的數(shù)字鎖相環(huán)電路還包括兩個附加功能，可以降低相位噪聲和抖動。第一個功能是環(huán)路狀態(tài)控制電路的更新或復位信號，可最小化相位誤差的積累。第二個功能是可選的CIC濾波器，可降低開環(huán)增益。沒有打開CIC濾波器的開環(huán)增益H(s)為：

其中，N是系統(tǒng)時鐘與相位比較器采樣頻率之間的比率。當環(huán)路濾波器增益在鎖定過程中的兩個值之間交替時，CIC濾波器可減輕增益變化對輸出的影響。另外，調節(jié)增益Kp和Ki之間的比例可以增加穩(wěn)定性、提高性能。

圖5：比較帶抖動的125 MHz系統(tǒng)時鐘輸入(黃色，頂部)與抖動清除后的輸出時鐘(藍色，底部)

 

實驗測量該設計的相位噪聲、相位抖動和抖動衰減的有效性。測量數(shù)據顯示對正弦信號調制抖動的衰減可高達60dB，并導致綜合相位抖動顯著降低。圖5顯示抖動清除電路對時鐘信號的影響；從一個能觀察到明顯抖動的125MHz系統(tǒng)時鐘開始，將寬帶相位抖動從157 ps RMS降至3.5 ps RMS，產生了一個適合通信和網絡應用的高性能、低抖動的輸出時鐘。