【導讀】Si IGBT和SiC溝槽MOSFET之間有許多電氣及物理方面的差異，Practical Aspects and Body Diode Robustness of a 1200V SiC Trench MOSFET 這篇文章主要分析了在SiC MOSFET中比較明顯的短溝道效應、Vth滯回效應、短路特性以及體二極管的魯棒性。直接翻譯不免晦澀難懂，不如加入自己的理解，重新梳理一遍，希望能給大家?guī)砀嘤袃r值的信息。今天我們著重看下第一部分——短溝道效應。

Si IGBT/MOSFET與SiC MOSFET，盡管襯底材料不一樣，但是形成柵極氧化層的材料卻是一樣的——都是SiO2。SiC-SiO2界面缺陷大于Si-SiO2界面，界面缺陷會降低反型層溝道遷移率，進而提高溝道電阻。對于SiC MOSFET，盡管人們花了很多精力來提高溝道遷移率，但其遷移率仍然遠遠低于硅的IGBT/MOSFET。

（更詳細的解釋請參考：SiC MOSFET真的有必要使用溝槽柵嗎？）

因此，商用SiC MOSFET會設計成具有相對較短的反型層溝道，以盡量減少其溝道電阻。對于1200V的SiC MOSFET來說，溝道電阻對整個R_DS,on的貢獻最大，這與高壓Si MOSFET完全不同。此外，對于溝槽MOSFET，由于SiC漂移區(qū)厚度較低，基極摻雜較高，因此溝道區(qū)附近的電場強度（特別是在開關(guān)期間）比Si MOSFET高。為了保護柵極氧化物，必須有一個屏蔽結(jié)構(gòu)，這在所有現(xiàn)代SiC MOSFET概念中都可以找到。與硅器件相比，上述效應導致了更明顯的漏極勢壘降低效應（DIBL-或短溝道效應）。DIBL效應的原理大家可以在百度搜到，這里就不再贅述了。DIBL效應造成的明顯的現(xiàn)象是——隨著漏極-源極電壓V_DS的增加，柵-源極閾值電壓V_GS（th）會隨之降低，見圖1。

Fig.1:不同制造商1200V SiC MOSFET的V_GS(th)曲線，Infineon-溝槽,M1-溝槽,M2-平面

DIBL效應和柵極電荷

由于上述的DIBL效應，與IGBT相比，SiC MOSFET的輸出特性看起來有所不同。在相同V_GS條件下，器件的飽和電流隨V_DS上升而上升。見圖2。

圖2：45mΩ、1200V SiC溝槽MOSFET在25°C時不同V_GS下的輸出特性曲線。該特性是在短路狀態(tài)下，通過非常短的脈沖測量的，并在考慮到測量期間溫度上升的情況。

硅IGBT通常使用更長的反型溝道，溝道電阻對靜態(tài)損耗來說是次要的。阻斷狀態(tài)下的電場較小，因此，DIBL效應較低，飽和電流不會隨DS電壓上升而變化太大。下圖（左）是IGBT的輸出特性曲線，可以看到，線性區(qū)和飽和區(qū)之間的分界點很清楚，曲線進入飽和狀態(tài)之后的部分非常平坦，而SiC MOSFET的分界點則沒那么明顯，即使進入飽和狀態(tài)，電流曲線仍有一定斜率的上升。

典型的IGBT輸出特性曲線（左）與SiC MOSFET輸出特性曲線（右）

由于SiC-MOS器件的V_GS(th)隨著漏極電壓的增加而減少，飽和電流I_D,sat上升得更明顯，原因可參見以下公式，可以看到，飽和電流與過驅(qū)動電壓（V_GS-V_GSth）的平方成正比。

其中k為一個常數(shù)

W-溝道寬度,μn-電子遷移率,Cox–柵氧化層電容,L–溝道長度

對系統(tǒng)進行短路保護設計必須考慮DIBL的影響。例如，我們需要知道直流母線電壓下的退飽和電流水平。在器件設計中，可以通過更有效的p-屏蔽結(jié)構(gòu)和更長的溝道來減少DIBL效應。然而，這兩個參數(shù)也可能導致更高的R_DS,on。

DIBL的第二個效應可以通過圖3中的柵極電荷曲線來觀察。V_DS變化期間的V_GS是一個斜坡，而IGBT的典型柵極電荷曲線，這時是一個恒定的V_GS值。

柵極電荷曲線對比：IGBT與SiC MOSFET

因此，在計算重要參數(shù)Q_GD時，使用斜坡時間段是不正確的。更合適的方法是將V_DS波形與Q_G特性疊加在同一張圖上，并如圖3所示設置取值范圍（取10%V_DS~97%V_DS）。

圖3：英飛凌45mΩ/1200V芯片的柵極電荷特性（藍色），在800V、20A、25°C、V_GS-5V→15V的情況下，開通時測量，利用V_DS（紅色）波形提取Q_GD

這其實是在對測得的小信號電容C_GD進行積分。

上述方法可得45mΩ器件Q_GD為13nC。從圖3中還可以提取使V_GS達到閾值水平所需的電荷（Q_GS,th，約18nC），可以發(fā)現(xiàn)Q_GD/Q_GS,th之比小于1。這有助于抑制寄生導通，即在V_DS快速變化的情況下，通過C_GD給柵極充電的電荷量，小于使柵極電壓V_GS抬升至閾值V_GSth的電荷量。

總結(jié)一下，商業(yè)化的SiC MOSFET普遍采用短溝道設計，用來降低導通電阻，這使得DIBL（漏致勢壘降低效應）比較明顯。SiC MOSFET中的DIBL效應首先表現(xiàn)在飽和電流隨V_DS上升而上升，其次表現(xiàn)在柵極電荷曲線中的米勒平臺段呈斜線。從圖中計算得出SiC的Q_GD需要將V_DS與柵極電荷曲線疊加在一起，通過限定邊界條件的方式得出。

來源：英飛凌，趙佳

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