Mentor Graphics近日發(fā)布一份題為《鰭式場(chǎng)效晶體管寄生提取的復(fù)雜性》的研究報(bào)告。中文版的報(bào)告全文可在 Mentor Graphics 的官方網(wǎng)站閱讀和下載：[ http://mentorg.com.cn/aboutus/view.php?id=231 ]。 

 

 

圖1：Carey Robertson 

 

作者：Carey Robertson，產(chǎn)品營銷、電路布局驗(yàn)證和參數(shù)提取總監(jiān)，Design to Silicon部門

 

Carey Robertson 是明導(dǎo)產(chǎn)品營銷總監(jiān)，負(fù)責(zé) Calibre PERC、LVS 和提取產(chǎn)品的營銷活動(dòng)。他已在明導(dǎo)任職15年，擔(dān)任過各種產(chǎn)品和技術(shù)營銷職位。加盟明導(dǎo)之前，Carey 是迪吉多 (Digital Equipment Corp.) 的設(shè)計(jì)工程師，致力于微處理器設(shè)計(jì)。Carey 持有斯坦福大學(xué) (Stanford University) 學(xué)士學(xué)位和加州大學(xué)伯克利分校 (UC Berkeley) 碩士學(xué)位。 

 

鰭式場(chǎng)效晶體管（簡稱 finFET）的推出標(biāo)志著 CMOS 晶體管首次被看作是真正的三維器件。由于源漏區(qū)以及與其周圍連接的三維結(jié)構(gòu)方式（包括本地互連和接觸通孔），導(dǎo)致了復(fù)雜性和不確定性。 

 

結(jié)果，器件建模不得不快速改進(jìn)。UC Berkeley Device Group 的 BSIM Group開發(fā)出了一種名為BSIM-CMG（通用多柵極）的模型，用以表示存在于 finFET內(nèi)部的電阻和電容。為了幫助緩解有關(guān)向finFET工藝轉(zhuǎn)變的擔(dān)憂，晶圓廠做了非常大的努力來提供器件和寄生精度數(shù)據(jù)，以及保存用于先前工藝的使用模型。 

 

雖然我們有BSIM-CMG作為表示finFET設(shè)計(jì)參數(shù)的通用方式，但各個(gè)晶圓廠會(huì)增加或減少標(biāo)準(zhǔn)模型的組件，以便能夠更準(zhǔn)確地代表其周圍的寄生效應(yīng)。這種定制化受到多方面的推動(dòng), 包括各家晶圓廠使用各自的器件和寄生參數(shù)模型來與硅驗(yàn)證結(jié)果匹配，以及使用電子設(shè)計(jì)自動(dòng)化(EDA)工具來預(yù)測(cè)硅片上的結(jié)果。 

 

此外，在高級(jí)工藝節(jié)點(diǎn)，晶圓廠希望他們的工藝、他們使用科學(xué)的場(chǎng)解算器(field solver )為這些工藝建立的“黃金”模型以及EDA廠商開發(fā)并且被設(shè)計(jì)人員用于該領(lǐng)域的提取工具的輸出結(jié)果之間擁有更緊密的聯(lián)系。在28納米節(jié)點(diǎn)，晶圓廠希望商用提取工具的誤差率保持在標(biāo)準(zhǔn)模型的5-10%以內(nèi)。對(duì)于 finFET 工藝，晶圓廠要求平均準(zhǔn)確度誤差保持在標(biāo)準(zhǔn)模型的2%以內(nèi)，三西格瑪標(biāo)準(zhǔn)偏差僅為6-7%。 

 

由于FinFET相互作用的復(fù)雜性，要想滿足晶圓廠對(duì)于EDA廠商的寄生提取工具和晶圓廠的標(biāo)準(zhǔn)模型結(jié)果一致性的要求，三維場(chǎng)解算器(3d field solver)必不可少。設(shè)計(jì)人員將首次能夠看到場(chǎng)解算器(field solver)結(jié)果，而這直到目前為止主要用于工藝特性鑒定，而非設(shè)計(jì)。所幸的是，該使用模型在進(jìn)行寄生提取時(shí)不會(huì)發(fā)生變化，因?yàn)檫@些工具將自動(dòng)在場(chǎng)解算器和啟發(fā)式方法之間轉(zhuǎn)換。 

 

傳統(tǒng)上來說，場(chǎng)解算器(field solver)用于生產(chǎn)是不切實(shí)際的，因?yàn)樗鼈冃枰嗟倪\(yùn)算時(shí)間（也就是太慢）。在明導(dǎo)，我們開發(fā)出了Calibre“xACT3D”提取工具來解決這一問題。由于采用自適應(yīng)網(wǎng)格技術(shù)來加速計(jì)算，該工具的速度要快上一個(gè)數(shù)量級(jí)或更多。它還擁有一個(gè)可擴(kuò)展架構(gòu)，能在現(xiàn)代化的計(jì)算環(huán)境中充分利用多個(gè) CPU。因此，它能夠輕松的在一個(gè)32位CPU的機(jī)器上對(duì)一個(gè)版圖設(shè)計(jì)執(zhí)行場(chǎng)解算器(field solver)計(jì)算方案，這些版圖設(shè)計(jì)包括小到一些小的單元(cell),大到擁有數(shù)百萬個(gè)晶體管的大模塊。

 

然而，對(duì)于全芯片而言，我們需要處理數(shù)十億晶體管的設(shè)計(jì)，還包括頂層的數(shù)千萬條導(dǎo)線(nets)。從周轉(zhuǎn)時(shí)間角度來看，僅僅使用快速場(chǎng)解算器是不切實(shí)際的。我們需要智能技巧和啟發(fā)式方法，首先針對(duì)復(fù)雜結(jié)構(gòu)運(yùn)用場(chǎng)解算器(field solver)技巧，然后再針對(duì)普通的幾何圖形改用查找表的方式。對(duì)高層次中的繞線轉(zhuǎn)換到查找表法是可行的，因?yàn)樵诓季€網(wǎng)格中進(jìn)行電場(chǎng)建模與在之前節(jié)點(diǎn)中看到的相似。事實(shí)上，第一代 finFET器件使用的是晶圓廠在平面工藝中采用的20納米互連法。 

 

 

圖2：雙重成像(DP)的光罩可能存在的未對(duì)準(zhǔn)情況要求設(shè)計(jì)人員評(píng)估更多寄生參數(shù)提取的corners，以驗(yàn)證集成電路的時(shí)間選擇和性能。 

 

考慮頂級(jí)互連提取時(shí)，我們需要更高效的計(jì)算方法，因?yàn)楸仨氂?jì)算的寄生參數(shù)有所增加。此外，鑒于雙重成像(DP)和多重成像(MP)在制造中（20納米節(jié)點(diǎn)起步）發(fā)揮越來越重要的作用，互連corners的數(shù)量也將顯著增多。在28納米節(jié)點(diǎn)，可能存在5個(gè)互連corners，但在16納米節(jié)點(diǎn)，我們會(huì)看到11至15個(gè)corners。應(yīng)對(duì)計(jì)算需求增加的一個(gè)傳統(tǒng)方法是使用更多CPU，并提升計(jì)算機(jī)core運(yùn)算的可擴(kuò)展性。我們正在這樣做，但我們還在執(zhí)行先進(jìn)的multi-corner分析技術(shù)，以實(shí)現(xiàn)更高效的計(jì)算。過去，我們估計(jì)每增加一個(gè)corner，運(yùn)行時(shí)間將增加一倍（與單個(gè)corner相比）?，F(xiàn)在，我們可以并行處理多個(gè)corners，使每增加一個(gè)corner而增加的總體周轉(zhuǎn)時(shí)間僅為10%。這意味著15個(gè)corners現(xiàn)在所需的運(yùn)行時(shí)間僅為單個(gè)corner的2.5倍。通過采用先進(jìn)的multi-corner分析以及利用更多的 CPU之間的平衡，我們可以使設(shè)計(jì)人員的周轉(zhuǎn)時(shí)間與28納米或20納米一樣甚至更短。 

 

最近向finFET工藝的快速轉(zhuǎn)變給EDA 行業(yè)帶來了挑戰(zhàn)，要求該行業(yè)真正快速地拿出應(yīng)對(duì)復(fù)雜新問題的有效解決方案。還有更多工作要做，但可以說的是，與之前工藝節(jié)點(diǎn)開發(fā)過程中的同一階段相比，我們現(xiàn)在在finFET工藝上擁有更多的EDA工具和晶圓廠的硅驗(yàn)證之間的對(duì)比數(shù)據(jù)。