圖1：節(jié)點電壓分析通常簡化了電子電路的分析。上圖左側是節(jié)點電壓分析示例，右側是同一電路的網孔分析示例。

 

作為一名學生和工程師，經過多年的深入研究，您可能會忘記電子電路理論中的一些基本概念，此時正是致命的錯誤觀念滲入我們思想的時候。

 

常見誤解

接地節(jié)點經常被誤以為是所有電荷的物理入地點。這當然不對。接地節(jié)點只是我們個人選擇的節(jié)點。除了通常是許多子電路的公共節(jié)點以外，它沒什么特殊之處。而作為一個公共節(jié)點不會增加任何特殊的物理屬性。接地節(jié)點上唯一存儲的電荷是一端接地的電容器的負極板電荷。所有其它電荷都在電路中循環(huán)，并且永不停歇（圖2）。請記住，所有電流都在一個回路中流動，電荷會返回其源極。

 

圖2：電流電荷在回路中循環(huán)，接地節(jié)點上唯一存儲的電荷（–Q）是接地電容器上的電荷。

 

接地節(jié)點是避免噪聲的安全港。這也不對，大多數不同的噪聲電流都會通過接地節(jié)點（圖3）。但是，僅對設計良好的接地軌而言，導電軌的阻抗可忽略不計，此時跨軌的噪聲電位差幾乎為零。

 

圖3：不同的信號電流和不同的噪聲電流通過接地節(jié)點。接地軌的低阻抗是確保導電軌中任何兩個物理點之間的電位差可以忽略的唯一保證，至少在直流電路分析中如此。

 

人們普遍認為，將兩個相互影響的域的接地墊隔離，可以保護安靜域免受噪聲域的影響。這可能是RF工程師在不知情的情況下所犯的最嚴重錯誤之一。在多種情況下，接地墊的分離可能會導致從噪聲域輸出到安靜域輸入的嚴重噪聲耦合。您可能會發(fā)現這有悖常理，但是當你使用綁定線繪制完整的電路直至PCB層時，這一點會變得清晰，如圖4所示。當所有MOS體連接到專用接地墊時，也會產生類似的影響。

 

圖4：當上圖左側接地墊分離時，從一個域到另一個域的傳輸信號會變得噪聲很大。其分析步驟以紫色圓圈標記。另一方面，如右側圖所示，合并域后，信號得以安全地傳輸。但是，如果PSRR較差，安靜域可能會受影響。

 

在考慮功耗的數字電路設計中，浮動輸出不僅與斷開接地路徑有關，而且還與斷開電源路徑有關（圖5）。物理設計偏好通常傾向于切換接地路徑。這是因為在相同的導通電阻下，將使用面積比PMOS器件小的NMOS器件。

 

圖5：當電源或地線關閉時，不可避免地可能導致輸出電壓不確定。而此不確定的輸出電壓取決于存儲在負載電容器上的最后一個工作輸出狀態(tài)、電源與地之間的OFF電阻比，以及不同連接點的漏電流。

 

接地軌和電源軌似乎與時序收斂無關。時序收斂與不同的信元延遲和不同的信號邊沿有關。 當接地軌具有相對較高的阻抗時，在電源軌和接地軌之間會產生相當大的IR壓降，這會降低有效電源電壓，從而增加CMOS單元的延遲。而且，即使電源軌上的平均IR壓降微不足道，開關噪聲電流也會在接地軌上產生明顯的瞬態(tài)噪聲電壓。因此，如圖6所示，到達距信號源較遠的門的信號沿可以及時有效地“移動”[1]。時移取決于瞬態(tài)噪聲的大小和極性。對于高上升/下降時間信號，這種影響變得更加明顯。

 

圖6：根據紫色圓圈所示的分析步驟，瞬態(tài)電源/接地電流曲線在接地端會產生相似的電壓曲線，這會影響信號沿的有效到達時間。大幅增加本地去耦電容器以吸收交流電流曲線，并降低電源/接地軌的阻抗，可以緩解該問題。

 

接地墊是否需要分離？

這是一個棘手的問題，需要詳細說明。前述內容可能會給人一種印象，即接地墊分離是一種不良的設計實踐，盡管在許多芯片中這可能是一種常見的做法。通常，設計具有低電阻和低電感的單個統(tǒng)一接地，要遠遠優(yōu)于設計多個接地軌。多個接地軌會造成一些麻煩，比如多個作用域之間復雜的回流電流路徑，以及載有高頻電流的大面積環(huán)路造成的磁耦合。

 

但是，在某些情況下，接地墊的分離不可避免。例如，假設有一個晶體振蕩器和一個帶噪聲的數字模塊，它們共享一個接地墊，如圖7所示。數字模塊從電源汲取噪聲電流，并通過接地軌和綁定線返回。因此，接地線上會出現明顯的電壓故障。由于該綁定線與晶體振蕩器的地線共用，噪聲電壓故障會加載到晶振內部節(jié)點的晶體純正弦電壓上。

 

圖7：根據紫色圓圈中所示的分析步驟，噪聲塊會間接在接地線兩端產生噪聲電壓。由于晶體實際上是具有很好截止特性的帶通濾波器，因此在振蕩過程中，其每個端子上都存在純正弦電壓。但是，晶體振蕩器的內部節(jié)點會感測到接地線兩端的純電壓和噪聲電壓的疊加。

 

在需要分離接地墊的情況下，請執(zhí)行以下操作：

 

盡可能在噪聲模塊周圍放置多個去耦電容器（圖8）。這會減少噪聲供電電流在芯片外部的傳輸，從而將模塊導電軌及其輸出上產生的噪聲電壓最小化。

最小化噪聲模塊與其它模塊塊之間的電氣交互作用，或僅減小傳遞的電流。為此，在噪聲域中使用具有相對較高輸出阻抗的驅動器，在安靜域中使用具有高輸入阻抗緩沖器的驅動器。

 

圖8：噪聲模塊端的去耦電容會吸收流經電源和地的大部分AC電流成分。最小化從噪聲域到敏感域的傳輸電流，可確保最小化噪聲的傳輸。

 

接地節(jié)點只是一個為電路分析而定義的節(jié)點。所有電流仍在回路中傳輸，并不會在接地節(jié)點處截止。

 

要預測和解決接地相關的問題，只需繪出帶所有物理連接的完整電路，而無需定義接地節(jié)點，并將不同的電流回路和公共路徑可視化。

 

在決定統(tǒng)一或分離不同域的接地墊之前，仔細了解預期的增益和潛在影響。

 

圖9所示是一個習題。其左側顯示了一個具有有限漏極阻抗的簡單NMOS電流源。那么，看到的電源電壓源低頻交流阻抗是多少？

 

圖9：接地節(jié)點定義是否會影響輸入阻抗值？

 

答案非常簡單。物理上保持電路不變，但選擇NMOS漏極作為接地節(jié)點，而不是NMOS源極，如圖9右側所示，那么阻抗會保持不變嗎？千萬不要讓接地迷惑了您。