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怎樣選擇和布局去耦電容

發(fā)布時(shí)間:2013-03-15 責(zé)任編輯:easonxu

【導(dǎo)讀】在使用去耦電容時(shí),重要的是減少引線長度和減小寄生電感,并將電容盡可能地安裝在器件邊上。由于器件工作的頻率越高,轉(zhuǎn)換速率越陡峭,所產(chǎn)生的RF電流頻譜就越大,需要并接各種去耦電容。


在電子系統(tǒng)中選擇什么類型的去耦電容,以及如何對這些電容進(jìn)行合理的布局,有一套較為嚴(yán)格的數(shù)學(xué)模型和理論,同時(shí)還需要相應(yīng)的分析工具進(jìn)行分析。由于這部分內(nèi)容超出了本書的研究范圍,因此本節(jié)僅采用一些現(xiàn)成的結(jié)果和Xilinx的一些推薦數(shù)據(jù)來完成去耦網(wǎng)絡(luò)的設(shè)計(jì)。

在使用去耦電容時(shí),重要的是減少引線長度和減小寄生電感,并將電容盡可能地安裝在器件邊上。為此,電源和地之間的閉環(huán)回路(該閉環(huán)回路與EMI特性有關(guān))需要在CPLD/FPGA器件的電源腳附近放置一個(gè)去耦電容來實(shí)現(xiàn)。距離電源引腳越近,效果會越好。

由于器件工作的頻率越高,轉(zhuǎn)換速率越陡峭,所產(chǎn)生的RF電流頻譜就越大,需要并接各種去耦電容。并接電容的放置一般用于過濾高頻町胄邕量并對線路板噪聲產(chǎn)生旁路作用,通常將多種電容成對圍繞在CPLD/FPGA器件四周,放置在電源和接地引腳之間。在50 MHz系統(tǒng)頻率以下,最典型的高頻去耦電容為0.1μF與0.001μF并聯(lián)。在更高時(shí)鐘頻率下,則應(yīng)選擇0.01μF和100μF電容并聯(lián)。

在實(shí)際應(yīng)用中,使用最多的去耦電容器是鉭電解電容和高頻陶瓷片電容。去耦電容通常是根據(jù)時(shí)鐘或器件工作的第1諧波來選擇,而主要的RF電流是由3次諧波或5次諧波產(chǎn)生的。此時(shí)還應(yīng)考慮該相位的諧波,需要利用各種電容來去耦。另外,時(shí)鐘的諧波分量也是一個(gè)必須考慮的參數(shù),通常只要對時(shí)鐘的5次諧波以下的分量進(jìn)行處理就足夠了。如下圖所示為常用去耦電容器的自激頻率響應(yīng)曲線,在自激頻率點(diǎn)附近等效阻抗最小,去耦的效果也最好。在設(shè)計(jì)中,不同的電容器扮演不同的角色。

圖1:常用去耦電容器的自激頻率響應(yīng)曲線
圖1:常用去耦電容器的自激頻率響應(yīng)曲線

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