電源噪聲問題

 

隨著超大規(guī)模集成電路工藝的發(fā)展，芯片工作電壓越來越低，而工作速度越來越快，功耗越來越大，單板的密度也越來越高，因此對電源供應(yīng)系統(tǒng)在整個工作頻帶內(nèi)的穩(wěn)定性提出了更高的要求。電源完整性設(shè)計的水平直接影響著系統(tǒng)的性能，如整機可靠性、信噪比與誤碼率及EMI/EMC等重要指標(biāo)。板級電源通道阻抗過高和同步開關(guān)噪聲SSN過大會帶來嚴重的電源完整性問題，這些會給器件及系統(tǒng)工作穩(wěn)定性帶來致命的影響。PI設(shè)計就是通過合理的平面電容、分立電容、平面分割應(yīng)用確保板級電源通道阻抗?jié)M足要求，確保板級電源質(zhì)量符合器件及產(chǎn)品要求，確保信號質(zhì)量及器件、產(chǎn)品穩(wěn)定工作。

 

芯片內(nèi)部有成千上萬個晶體管，這些晶體管組成內(nèi)部的門電路、組合邏輯、寄存器、計數(shù)器、延遲線、狀態(tài)機、以及其他邏輯功能。隨著芯片的集成度越來越高，內(nèi)部晶體管數(shù)量越來越大。芯片的外部引腳數(shù)量有限，為每一個晶體管提供單獨的供電引腳是不現(xiàn)實的。芯片的外部電源引腳提供給內(nèi)部晶體管一個公共的供電節(jié)點，因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必然引起電源噪聲在芯片內(nèi)部的傳遞。

 

對內(nèi)部各個晶體管的操作通常由內(nèi)核時鐘或片內(nèi)外設(shè)時鐘同步，但是由于內(nèi)部延時的差別，各個晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴格同步的，當(dāng)某些晶體管已經(jīng)完成了狀態(tài)轉(zhuǎn)換，另一些晶體管可能仍處于轉(zhuǎn)換過程中。芯片內(nèi)部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉(zhuǎn)換的不定態(tài)區(qū)域，那么電源噪聲可能會被放大，并在門電路的輸出端產(chǎn)生矩形脈沖干擾，進而引起電路的邏輯錯誤。芯片外部電源引腳處的噪聲通過內(nèi)部門電路的傳播，還可能會觸發(fā)內(nèi)部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。

 

除了對芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會對其他部分產(chǎn)生影響。比如電源噪聲會影響晶振、PLL、DLL的抖動特性，AD轉(zhuǎn)換電路的轉(zhuǎn)換精度等。

 

電源噪聲來源

 

絕大多數(shù)芯片都會給出一個正常工作的電壓范圍，這個值通常是±5%。例如：對于3.3V電壓，為滿足芯片正常工作，供電電壓在3.13V到3.47V之間，或3.3V±165mV。對于1.2V電壓，為滿足芯片正常工作，供電電壓在1.14V到1.26V之間，或1.2V±60mV。這些限制可以在芯片datasheet中查到。這些限制要考慮兩個部分，第一是穩(wěn)壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。

 

電源系統(tǒng)的噪聲來源有三個方面：

 

第一，穩(wěn)壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。這是由穩(wěn)壓芯片自身決定的，一旦選好了穩(wěn)壓電源芯片，對這部分噪聲我們只能接受，無法控制。

 

第二，穩(wěn)壓電源無法實時響應(yīng)負載對于電流需求的快速變化。穩(wěn)壓電源芯片通過感知其輸出電壓的變化，調(diào)整其輸出電流，從而把輸出電壓調(diào)整回額定輸出值。多數(shù)常用的穩(wěn)壓源調(diào)整電壓的時間在毫秒到微秒量級。因此，對于負載電流變化頻率在直流到幾百KHz之間時，穩(wěn)壓源可以很好的做出調(diào)整，保持輸出電壓的穩(wěn)定。當(dāng)負載瞬態(tài)電流變化頻率超出這一范圍時，穩(wěn)壓源的電壓輸出會出現(xiàn)跌落，從而產(chǎn)生電源噪聲?，F(xiàn)在，微處理器的內(nèi)核及外設(shè)的時鐘頻率已經(jīng)超過了600兆赫茲，內(nèi)部晶體管電平轉(zhuǎn)換時間下降到800皮秒以下。這要求電源分配系統(tǒng)必須在直流到1GHz范圍內(nèi)都能快速響應(yīng)負載電流的變化，但現(xiàn)有穩(wěn)壓電源芯片不可能滿足這一苛刻要求。我們只能用其他方法補償穩(wěn)壓源這一不足，這涉及到后面要講的電源去耦。

 

第三，負載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產(chǎn)生的壓降。PCB板上任何電氣路徑不可避免的會存在阻抗，不論是完整的電源平面還是電源引線。對于多層板，通常提供一個完整的電源平面和地平面，穩(wěn)壓電源輸出首先接入電源平面，供電電流流經(jīng)電源平面，到達負載電源引腳。地路徑和電源路徑類似，只不過電流路徑變成了地平面。完整平面的阻抗很低，但確實存在。如果不使用平面而使用引線，那么路徑上的阻抗會更高。另外，引腳及焊盤本身也會有寄生電感存在，瞬態(tài)電流流經(jīng)此路徑必然產(chǎn)生壓降，因此負載芯片電源引腳處的電壓會隨著瞬態(tài)電流的變化而波動，這就是阻抗產(chǎn)生的電源噪聲。在電源路徑表現(xiàn)為負載芯片電源引腳處的電壓軌道塌陷，在地路徑表現(xiàn)為負載芯片地引腳處的電位和參考地電位不同（注意，這和地彈不同，地彈是指芯片內(nèi)部參考地電位相對于板級參考地電位的跳變）。

 

如何解決電源噪聲-電容去耦

 

采用電容去耦是解決電源噪聲問題的主要方法。這種方法對提高瞬態(tài)電流的響應(yīng)速度，降低電源分配系統(tǒng)的阻抗都非常有效。

 

對于電容去耦，很多資料中都有涉及，但是闡述的角度不同。有些是從局部電荷存儲（即儲能）的角度來說明，有些是從電源分配系統(tǒng)的阻抗的角度來說明，還有些資料的說明更為混亂，一會提儲能，一會提阻抗，因此很多人在看資料的時候感到有些迷惑。其實，這兩種提法，本質(zhì)上是相同的，只不過看待問題的視角不同而已。為了讓大家有個清楚的認識，介紹一下這兩種解釋。

 

（1）從儲能角度看電容去耦

 

在制作電路板時，通常會在負載芯片周圍放置很多電容，這些電容就起到電源去耦作用。

 

 

負載電流不變時，其電流由穩(wěn)壓電源部分提供，即圖中的I0，方向如圖所示。此時電容兩端電壓與負載兩端電壓一致，電流Ic為0，電容兩端存儲相當(dāng)數(shù)量的電荷，其電荷數(shù)量和電容量有關(guān)。當(dāng)負載瞬態(tài)電流發(fā)生變化時，由于負載芯片內(nèi)部晶體管電平轉(zhuǎn)換速度極快，必須在極短的時間內(nèi)為負載芯片提供足夠的電流。但是穩(wěn)壓電源無法很快響應(yīng)負載電流的變化，因此，電流I0不會馬上滿足負載瞬態(tài)電流要求，因此負載芯片電壓會降低。但是由于電容電壓與負載電壓相同，因此電容兩端存在電壓變化。對于電容來說電壓變化必然產(chǎn)生電流，此時電容對負載放電，電流Ic不再為0，為負載芯片提供電流。根據(jù)電容等式：

 

 

要電容量C足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負載瞬態(tài)電流的要求。這樣就保證了負載芯片電壓的變化在容許的范圍內(nèi)。這里，相當(dāng)于電容預(yù)先存儲了一部分電能，在負載需要的時候釋放出來，即電容是儲能元件。儲能電容的存在使負載消耗的能量得到快速補充，因此保證了負載兩端電壓不至于有太大變化，此時電容擔(dān)負的是局部電源的角色。

 

從儲能的角度來理解電源去耦，非常直觀易懂，但是對電路設(shè)計幫助不大。從阻抗的角度理解電容去耦，能讓我們設(shè)計電路時有章可循。實際上，在決定電源分配系統(tǒng)的去耦電容量的時候，用的就是阻抗的概念。

 

（2）從阻抗角度看電容去耦

 

 

將圖中的負載芯片拿掉，從AB兩點向左看過去，穩(wěn)壓電源以及電容去耦系統(tǒng)一起，可以看成一個復(fù)合的電源系統(tǒng)。這個電源系統(tǒng)的特點是：不論AB兩點間負載瞬態(tài)電流如何變化，都能保證AB兩點間的電壓保持穩(wěn)定，即AB兩點間電壓變化很小。

 

我們可以用一個等效電源模型表示上面這個復(fù)合的電源系統(tǒng)，如下圖所示。

 

 

對于這個電路可寫出如下等式；

 

 

總結(jié)

 

我們的最終設(shè)計目標(biāo)是，不論AB兩點間負載瞬態(tài)電流如何變化，都要保持AB兩點間電壓變化范圍很小，根據(jù)公式，這個要求等效于電源系統(tǒng)的阻抗Z要足夠低。在圖中，我們是通過去耦電容來達到這一要求的，因此從等效的角度出發(fā)，可以說去耦電容降低了電源系統(tǒng)的阻抗。另一方面，從電路原理的角度來說，可得到同樣結(jié)論。電容對于交流信號呈現(xiàn)低阻抗特性，因此加入電容，實際上也確實降低了電源系統(tǒng)的交流阻抗。

 

從阻抗的角度理解電容去耦，可以給我們設(shè)計電源分配系統(tǒng)帶來極大的方便。實際上，電源分配系統(tǒng)設(shè)計的最根本的原則就是使阻抗最小。最有效的設(shè)計方法就是在這個原則指導(dǎo)下產(chǎn)生的。

 

 

推薦閱讀：